[1] ن. معلمیان، ا. فرشیدی و م. رضوانی وردوم "تحلیل و طراحی یک چهاربرابر کننده ولتاژ دقیق برای به کارگیری به عنوان تقویت کننده در مبدلهای حوزه زمان و ولتاژ"، نشریه مدلسازی در مهندسی، دوره 14 ، شماره 45 ، تابستان 1395 ، صفحه 123-131
[2] ع.ا. اروجی، ا. عنبرحیدری و ز. رمضانی، "ترانزیستور اثر میدان فلز - نیمه هادی با ناحیه بدون ناخالصی در طرف درین برای اصلاح چگالی حاملها و کاربردهای توان بالا"، نشریه مدلسازی در مهندسی، دوره 13 ، شماره 43 ، زمستان 1394 ، صفحه 121-127
[3] ع.ا. اروجی، س. حیدری، "طراحی و شبیه سازی یک ترانزیستور SOI-MOSFET چند لایه ای برای بهبود اثرات خودگرمایی- نشریه مدلسازی در مهندسی، دوره 8، شماره 23 ، زمستان 1389 ، صفحه 19-23.
[4] J. Li and U.K. Moon, "Background calibration techniques for multistage pipelined ADCs with digital
redundancy", IEEE Transactions on Circuits and Systems II, Analog, Digital and Signal Processing, Vol.
50, Issue 9, Sep. 2003, pp. 531–538.
[5] B. Murmann and B.E. Boser, "A 12-bit 75 MS/s pipelined ADC using open loop residue amplification", IEEE
Journal of Solid-State Circuits, Vol. 38, Issue 12, Dec. 2003, pp. 2040–2050.
[6] C. Grace, P.J. Hurst, and S. Lewis, "A 12-bit 80-MSample/s pipelined ADC with bootstrapped digital
calibration", IEEE Journal of Solid-State Circuits, Vol. 40, Issue 5, May 2005, pp. 1038–1046.
[7] B.N. Fang, and W. Jieh-Tsorng, "A 10-bit 300-MS/s pipelined ADC with digital calibration and digital bias
generation", IEEE Journal of Solid-State Circuits, Vol. 48, Issue 3, Mar. 2013, pp. 670–683.
[8] A. Panigada and I. Galton, "A 130 mW 100 MS/s pipelined ADC with 69 dB SNDR enabled by digital
harmonic distortion correction", IEEE Journal of Solid-State Circuits, Vol. 44, Issue 12, Dec. 2009, pp.
3314–3328.
[9] B. Sahoo and B. Razavi, "A 12-Bit 200-MHz CMOS ADC", IEEE Journal of Solid-State Circuits, Vol. 44,Issue 9, Sep. 2009, pp. 2366–2380.
[10] H. Aminzadeh, "MOSFET-only pipelined analogue-to-digital converters: Non-linearity compensation by digital calibration", International Journal of Electronics, Vol. 101, Issue 2, Jan. 2014, pp. 158–173.
[11] E. Siragusa and I. Galton, "A digitally enhanced 1.8-V 15-bit 40-MSample/s CMOS pipelined ADC", IEEE Journal of Solid-State Circuits, Vol. 39, No. 12, Dec. 2004, pp. 2126–2138.
[12] S. Singh, V. Rawat, and A. Agarwal, "Low-power 10-bit 100 MS/s pipelined ADC in digital CMOS technology", IET Circuits, Devices & Systems, Vol. 11, Issue 6, Nov. 2017, pp. 589–596.
[13] X. Wang, P. Hurst, and S. Lewis, "A 12-bit 20-Msample/s pipelined analog-to-digital converter with nested digital background calibration", IEEE Journal of Solid-State Circuits, Vol. 39, Issue 11, Nov. 2004, pp. 1799–1808.
[14] M. Gande, H. Venkatram, H.Y. Lee, J. Guerber, and U.K. Moon, "Blind calibration algorithm for nonlinearity correction based on selective sampling", IEEE Journal of Solid-State Circuits, Vol. 49, Issue 8, Aug 2014, pp. 1715–1724.
)
