استخراج روابط میان پارامترهای مداری به کمک الگوریتم ژنتیک چند هدفه برای طراحی تقویت کننده های عملیاتی مجتمع با جبرانسازی غیرخطی

نوع مقاله: مقاله برق

نویسندگان

1 گروه مهندسی الکترونیک، دانشکده مهندسی برق و کامپیوتر، دانشگاه سمنان، سمنان، ایزان

2 دانشکده مهندسی برق و کامیوتر، دانشگاه سمنان، سمنان، ایزان

3 دانشکده مهندسی برق و کامپیوتر، دانشگاه سمنان، سمنان، ایران

چکیده

در این مقاله یک تقویت کننده عملیاتی دوطبقه با تکنیک بافر جریان سری با خازن میلر برای کاربردهایی با پهنای باند چند صد مگاهرتز طراحی و بهینه سازی شده است. در اینجا برای کاهش سطح سیلیکون اشغالی، خازن جبرانسازی را با خازن ترانزیستوری جایگزین کرده‌ایم. برای برطرف کردن مشکلات بکارگیری خازن ترانزیستوری از الگوریتم بهینه‌سازی استفاده شده است و همچنین با استفاده از روش پیشنهادی رابطه‌ تحلیلی از جواب‌های بهینه شده استخراج نموده‌ایم. روابط بدست آمده نشان می‌دهد که در بهترین حالت چه مصالحه‌ای بین حاشیه فاز، توان مصرفی و پهنای باند بهره-واحد وجود دارد. با توجه به امکانات موجود در تراشه، این روابط به طراح کمک می‌کند بهینه‌ترین طراحی را برای تقویت کننده عملیاتی داشته باشد. تقویت کننده دوطبقه طراحی شده به روش جبرانسازی میلر با بافر جریان و با تکنولوژی 0.18 میکرومتر طراحی شده است. این تقویت کننده دارای بار خازنی به اندازه 1 پیکوفاراد می باشد، بهره‌ای فرکانس پایین آن بیش از 70 دسی بل، پهنای باند بهره-واحد 680 مگاهرتز، حاشیه فاز 65 درجه و آهنگ‌گردش آن350 V/µs است. این درحالی است که اندازه توان مصرفی برابر با 900 میکرو وات و ولتاژ تغذیه 8/1 ولت می باشد. با استفاده از این روش بهبود 34 درصد در پهنای باند حاصل شده است و همچنین اندازه خازن جبران سازی را می توان تقریبا به یک سوم کاهش داد.

کلیدواژه‌ها

موضوعات


عنوان مقاله [English]

Extraction of circuit parameters using multi-objective genetic algorithm for design of non-linearly compensated operational amplifiers

نویسندگان [English]

  • Esmaeel Ranjbar 1
  • mohammad danaei 2
  • mojtaba ahmadieh khanesar 3
1 Department of electronics, electrical engineering Faculty, Semnan university, Semnan, Iran
2 Electeical engineering faculty, semna university, semnan, iran
3 Electrical engineering faculty, semnan univercity, Semnan, Iran
چکیده [English]

In this paper, a CMOS operational amplifier (op-amp) for applications requiring a bandwidth several hundreds of MHz will be designed and optimized. The op-amp is two-stage and compensated by current buffer and a Miller capacitor. In order to reduce the occupied silicon area, the compensation capacitor has been replaced with a capacitance transistor (MOSCAP). The most important issue in designing compensation networks for amplifiers and particularly operational amplifiers is the calculation and selection of the optimal size for the circuit elements. After selecting op-amps designated by the user, the size of the circuit elements including transistors of the op-amps, along with the size of MOSCAPs, is determined by optimization algorithm, and the bandwidth, DC gain, power consumption and chip area will be optimized with this algorithm. Using the proposed technique, analytical relationship from the optimized solutions can be obtained. The obtained relationship indicates what is the best trade-off between phase margin, power and unity gain bandwidth which helps to achieve the desirable properties .A two-stage amplifier based on CBMC techniques has been designed by a commercial 0.18-µm CMOS process. When driving a 1-pF capacitive load, the CBMC amplifier acheives over 70-dB dc gain, 680-MHz gain-bandwidth product (GBW), 65o phase margin, and 350-V/µs average slew rate, while it consumes only 900-µW at a 1.8-V supply. Nearly 34% improvement in bandwidth is obtained while the compensation capacitor size can be reduced to 1/3 of its original size.

کلیدواژه‌ها [English]

  • Optimization
  • operational amplifier
  • compensation
  • MOSCAP

[1]         A. Pugliese, F. A. Amoroso, G. Cappuccino, and G. Cocorullo, “Settling time optimisation for two-stage CMOS amplifiers with current-buffer Miller compensation,” Electron. Lett., vol. 43, no. 23, pp. 1257–1258, 2007.

[2]         B. Razavi, “Design of analog CMOS integrated circuits. 2001,” New York, NY McGraw-Hill, vol. 587, p. 589, 2017.

[3]         س. م. جوادپور, س. فراهت, and ح. ا. ابن الدین, “بهینه سازی یک دیفیوزر تونل باد مافوق صوت با دیواره های انعطاف پذیر با کمک الگوریتم ژنتیک,” مجله مدل سازی در مهندسی, vol. 10, no. 28, pp. 19–29, 1391.

[4]         ع. رستمی, ا. نوروزی, ه. مختاری, and ن. یاسر, “مساله بهینهسازی پورتفولیوی چندهدفه با اهداف حداکثر کردن بازده، حداقل کردن ریسک و حداقل کردن تعداد دارایی,” مجله مدل سازی در مهندسی, vol. 14, no. 45, pp. 99–109, 1395.

[5]         ف. حکیمپور, س. طلعتاهری, and ا. رنجبر, “ارزیابی و مقایسه الگوریتم های بهینه سازی ژنتیک، شبیه سازی تبرید و فاخته ها در مکانیابی رقابتی تسهیلات,” مجله مدل سازی در مهندسی, vol. 15, no. 48, pp. 231–246, 1396.

[6]         O. Kramer, Genetic algorithm essentials, vol. 679. Springer, 2017.

[7]         M. Taherzadeh-Sani, R. Lotfi, H. Zare-Hoseini, and O. Shoaei, “Design optimization of analog integrated circuits using simulation-based genetic algorithm,” in Signals, Circuits and Systems, 2003. SCS 2003. International Symposium on, 2003, vol. 1, pp. 73–76.

[8]         A. D. Grasso, D. Marano, G. Palumbo, and S. Pennisi, “Improved reversed nested Miller frequency compensation technique with voltage buffer and resistor,” Circuits Syst. II Express Briefs, IEEE Trans., vol. 54, no. 5, pp. 382–386, 2007.

[9]         M. E. BAŞAK, A. KUNTMAN, and H. KUNTMAN, “Extraction of MOSFET Bsim3v3 Threshold Voltage and Mobility Effect Parameters With Genetic Algorithm.” ELECO, 2007.

[10]       S. Araghian and A. Golmakani, “A Novel Low Power Topology in Reversed Nested Miller Compensation Using Triple-Active Capacitance.”

[11]       Y. Jiang, J. Ju, X. Zhang, and B. Yang, “Automated analog circuit design using Genetic Algorithms,” in 2009 3rd International Conference on Anti-counterfeiting, Security, and Identification in Communication, 2009, pp. 223–228.

[12]       A. Dendouga, S. Oussalah, D. Thienpont, and A. Lounis, “Program for the optimization of an OTA for front end electronics based on multi objective genetic algorithms,” in Microelectronics Proceedings-MIEL 2014, 2014 29th International Conference on, 2014, pp. 443–446.

[13]       G. Tulunay and S. Balkir, “A compact optimization methodology for single-ended LNA,” in Circuits and Systems, 2004. ISCAS’04. Proceedings of the 2004 International Symposium on, 2004, vol. 5, pp. V–273.

[14]       M. Takhti, A. Beirami, and H. Shamsi, “Multi-objective design automation of the folded-cascode OP-AMP using NSGA-II Strategy,” in Signals, Circuits and Systems, 2009. ISSCS 2009. International Symposium on, 2009, pp. 1–4.

[15]       L. Labrak, T. Tixier, Y. Fellah, and N. Abouchi, “Automated cost function formulation for analog design optimization,” in Circuit Theory and Design, 2007. ECCTD 2007. 18th European Conference on, 2007, pp. 559–562.

[16]       M. B. Fallahpour, K. D. Hemmati, A. Pourmohammad, and A. Golmakani, “Multi objective optimization of a LNA using genetic algorithm based on NSGA-II,” in Electrical Engineering and Informatics (ICEEI), 2011 International Conference on, 2011, pp. 1–4.

[17]       A. Golmakani, K. Mafinejad, and A. Kouzani, “The parasitic-aware design and optimization of CMOS distributed amplifier using multi objective genetic algorithm,” Majlesi J. Electr. Eng., vol. 2, no. 2, pp. 1–8, 2009.

[18]       H. Aminzadeh, “MOSFET-only two-stage operational amplifiers with Miller compensation: design and fabrication in nano-scale CMOS,” J. Circuits, Syst. Comput., vol. 22, no. 08, p. 1350065, 2013.

[19]       H. Aminzadeh, M. Danaie, and R. Lotfi, “Design of high-resolution MOSFET-only pipelined ADCs with digital calibration,” in Proceedings of the conference on Design, automation and test in Europe, 2007, pp. 427–432.

[20]       M. Danaie, H. Aminzadeh, and S. Naseh, “On the linearization of MOSFET capacitors,” in 2007 IEEE International Symposium on Circuits and Systems, 2007, pp. 1943–1946.

[21]       E. G. Gebreselasie, Z.-X. He, and S. H. Voldman, “Vertical parallel plate capacitor structures.” Google Patents, 25-Jan-2011.

[22]       P.-Y. Chiu and M.-D. Ker, “Metal-layer capacitors in the 65nm CMOS process and the application for low-leakage power-rail ESD clamp circuit,” Microelectron. Reliab., vol. 54, no. 1, pp. 64–70, 2014.

[23]       H. Aminzadeh, M. Danaie, and W. A. Serdijn, “Hybrid cascode feedforward compensation for nano-scale low-power ultra-area-efficient three-stage amplifiers,” Microelectronics J., vol. 44, no. 12, pp. 1201–1207, 2013.

[24]       T. Tille, J. Sauerbrey, M. Mauthe, and D. Schmitt-Landsiedel, “Design of low-voltage MOSFET-only ΣΔ modulators in standard digital CMOS technology,” Circuits Syst. I Regul. Pap. IEEE Trans., vol. 51, no. 1, pp. 96–109, 2004.

[25]       M. Danaie, E. Ranjbar, and M. A. Khanesar, “MOSCAP compensation of three-stage operational amplifiers: Sensitivity and robustness, modeling and analysis,” Integration, vol. 62, pp. 34–49, 2018.

[26]       H. Aminzadeh, “MOSFET-only pipelined analogue-to-digital converters: non-linearity compensation by digital calibration,” Int. J. Electron., vol. 101, no. 2, pp. 158–173, 2014.

[27]       R. A. Thakker, M. S. Baghini, and M. B. Patil, “Low-power low-voltage analog circuit design using hierarchical particle swarm optimization,” in VLSI Design, 2009 22nd International Conference on, 2009, pp. 427–432.

[28]       D. Arar, M. Meguellat, and M. Chahdi, “An optimized GSDG MOSFET design for nanoscale circuit applications,” in Modeling, Simulation and Applied Optimization (ICMSAO), 2013 5th International Conference on, 2013, pp. 1–4.

[29]       T. Sripramong and C. Toumazou, “The invention of CMOS amplifiers using genetic programming and current-flow analysis,” Comput. Des. Integr. Circuits Syst. IEEE Trans., vol. 21, no. 11, pp. 1237–1252, 2002.

[30]       I. Kovacs, A. Oros, and M. Neag, “Comparative analysis of two versions of the Miller OA based on a systematic design method,” in Design and Technology in Electronic Packaging (SIITME), 2011 IEEE 17th International Symposium for, 2011, pp. 253–256.

[31]       E. Ranjbar and M. Danaie, “Frequency compensation of three-stage operational amplifiers: Sensitivity and robustness analysis,” Microelectronics J., vol. 66, pp. 155–166, 2017.

[32]       W. Wang, Z. Yan, P.-I. Mak, M.-K. Law, and R. P. Martins, “Micropower two-stage amplifier employing recycling current-buffer Miller compensation,” in Circuits and Systems (ISCAS), 2014 IEEE International Symposium on, 2014, pp. 1889–1892.

[33]       S. Guo and H. Lee, “Dual active-capacitive-feedback compensation for low-power large-capacitive-load three-stage amplifiers,” Solid-State Circuits, IEEE J., vol. 46, no. 2, pp. 452–464, 2011.

[34]       R. J. Baker, CMOS: circuit design, layout, and simulation, vol. 1. John Wiley & Sons, 2008.

[35]       N. S. Nise, “Control system engineering, John Wiley & Sons,” Inc, New York, 2011.

[36]       L. D. Whitley, “The GENITOR algorithm and selection pressure: why rank-based allocation of reproductive trials is best.,” in Icga, 1989, vol. 89, pp. 116–123.

[37]       J. M. Call, “Genetic algorithms for modeling and optimization,” J. Comput. Appl. Math., vol. 184, pp. 205–222, 2005.