مدل سازی و کالیبره سازی مبنای خطی و غیرخطی بهره طبقات در مبدل های آنالوگ به دیجیتال خط لوله با استفاده از یک الگوریتم همبستگی اصلاح شده

نوع مقاله: مقاله برق

نویسنده

دانشکده مهندسی برق، دانشگاه پیام‌نور، 4697-19395، تهران، ایران

چکیده

عناصر مجتمع سازی شده در فرآیند ساخت مدار مجتمع کنونی، اغلب غیر خطی بوده و امکان دستیابی به تقارن کامل ساختاری را با مشکل مواجه می کنند. بدون استفاده از یک الگوریتم کالیبره سازی مناسب، این مساله باعث محدود شدن دقت تبدیل مبدل های آنالوگ به دیجیتال خط لوله می شود که عمدتا قابل قبول نمی باشد. در این شرایط، حداقل باید به میزان اختلاف تعداد بیت های قابل دستیابی و تعداد بیت های موردنیاز، از طبقات ابتدایی مبدل کالیبره سازی نمود. این مقاله، به مدل سازی خطای بهره طبقات در مبدل های آنالوگ به دیجیتال خط لوله می پردازد. سپس روش نوینی به منظور تخمین و کالیبره سازی مبنای غیرخطی خطا در طبقات ابتدایی ارائه می شود. قابلیت روش مورد نظر، در افزایش تعداد بیت موثر یک مبدل آنالوگ به دیجیتال 14 بیت و با فرکانس نمونه برداری MS/s 65، در فرآیند ساخت0.18µm CMOS به اثبات می رسد. پس از کالیبره سازی، تعداد بیت موثر در فرکانس نایکویست از 1/8 بیت به 4/13 بیت به افزایش می یابد.

کلیدواژه‌ها

موضوعات


عنوان مقاله [English]

Modeling and Calibration of Linear and Nonlinear Gain Factors in Different Stages of Pipelined Analog-to-Digital Converters Using a Modified Correlation Algorithm

نویسنده [English]

  • Hamed Aminzadeh
Department of Electrical Engineering, Payame Noor University, 19395–3697 Tehran, Iran
چکیده [English]

Most of the integrated components used in current CMOS integrated circuits (IC) technology are inevitably nonlinear. This issue complicates the matching between such elements, and affects strongly the performance of analog circuits. In data converters, the nonlinearity caused by employing nonlinear transistors lowers the overall resolution and may limit the number of bits to an unacceptable value. It can be demonstrated that the number of the stages that should be calibrated is equal to the difference between the maximum number of bits without calibration and the desired number of bits which should be calibrated. In this article, we modeled the main error sources of the gain factor in pipeline stages. A modified calibration technique is then applied to estimate and to calibrate the nonlinear gain factor of the primitive stages. The effectiveness of the proposed approach is verified through design and calibration of a 14-bit 65MS/s converter in 0.18µm standard CMOS technology.

کلیدواژه‌ها [English]

  • Analog-to-digital converters
  • Correlation
  • Digital calibration
  • modeling
  • Pipelined converters
[1] نازنین معلمیان، ابراهیم فرشیدی و مهدی رضوانی وردوم "تحلیل و طراحی یک چهاربرابر کننده ولتاژ دقیق برای به کارگیری به عنوان تقویت­کننده در مبدلهای حوزه زمان و ولتاژ" نشریه مدل‌سازی در مهندسی، دوره 14، شماره 45، تابستان 1395، صفحه 123- 131.
[2] علی­اصغر اروجی، اکبر عنبرحیدری و زینب رمضانی"ترانزیستور اثر میدان فلز- نیمه هادی با ناحیه بدون ناخالصی در طرف درین برای اصلاح چگالی حامل­ها و کاربردهای توان بالا" نشریه مدل‌سازی در مهندسی، دوره 13، شماره 43، زمستان 1394، صفحه 121- 127.
[3] علی اصغر اروجی، سارا حیدری "طراحی و شبیه سازی یک ترانزیستور SOI-MOSFET چند لایه­ای برای بهبود اثرات خودگرمایی" نشریه مدل‌سازی در مهندسی، دوره 8، شماره 23، زمستان 1389، صفحه 19- 23.
[4] J. Li and U. K. Moon, “Background calibration techniques for multistage pipelined ADCs with digital redundancy”, IEEE Transactions on Circuits and Systems II, Analog, Digital and Signal Processing, Vol. 50, No. 9, Sep. 2003, pp. 531–538.
[5] B. Murmann and B. E. Boser, “A 12-bit 75 MS/s pipelined ADC using open loop residue amplification”, IEEE Journal of Solid-State Circuits, Vol. 38, No. 12, Dec. 2003, pp. 2040–2050.
[6] C. Grace, P. J. Hurst, and S. Lewis, “A 12-bit 80-MSample/s pipelined ADC with bootstrapped digital calibration”, IEEE Journal of Solid-State Circuits, Vol. 40, No. 5, May 2005, pp. 1038–1046.
[7] B.N. Fang, and W. Jieh-Tsorng, “A 10-bit 300-MS/s pipelined ADC with digital calibration and digital bias generation”, IEEE Journal of Solid-State Circuits, Vol. 48, No. 3, Mar. 2013, pp. 670–683.
[8] A. Panigada and I. Galton, “A 130 mW 100 MS/s pipelined ADC with 69 dB SNDR enabled by digital harmonic distortion correction,” IEEE Journal of Solid-State Circuits, Vol. 44, No. 12, Dec. 2009, pp. 3314–3328.
[9] B. Sahoo and B. Razavi, “A 12-Bit 200-MHz CMOS ADC,” IEEE Journal of Solid-State Circuits, Vol. 44, No. 9, Sep. 2009, pp. 2366–2380.
[10] H. Aminzadeh, “MOSFET-only pipelined analogue-to-digital converters: Non-linearity compensation by digital calibration,” International Journal of Electronics, Vol. 101, No. 2, Jan. 2014, pp. 158–173.
[11] E. Siragusa and I. Galton, “A digitally enhanced 1.8-V 15-bit 40-MSample/s CMOS pipelined ADC,” IEEE Journal of Solid-State Circuits, Vol. 39, No. 12, Dec. 2004, pp. 2126–2138.
[12] S. Singh, V. Rawat, and A. Agarwal, “Low-power 10-bit 100 MS/s pipelined ADC in digital CMOS technology." IET Circuits, Devices & Systems, Vol. 11, No. 6, Nov. 2017, pp. 589–596.
[13] X. Wang, P. Hurst, and S. Lewis, “A 12-bit 20-Msample/s pipelined analog-to-digital converter with nested digital background calibration,” IEEE Journal of Solid-State Circuits, Vol. 39, No. 11, Nov. 2004, pp. 1799–1808.
[14] M. Gande, H. Venkatram, H. Y. Lee, J. Guerber, and U. K. Moon, “Blind calibration algorithm for nonlinearity correction based on selective sampling,” IEEE Journal of Solid-State Circuits, Vol. 49, No. 8, Aug 2014, pp. 1715–1724.